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    • 专利摘要:
    本發明係揭露一種靜態隨機存取記憶體單元，其包含一第一反向器、一第二反向器、一第一電晶體、一第二電晶體以及一第三電晶體，且第一反向器與第二反向器相互跨接耦合。第一電晶體連接於一寫入字元線、一寫入位元線以及第一反向器之一第一輸出節點，而第二電晶體連接於一寫入互補位元線、寫入字元線以及第二反向器之一第二輸出節點，以分別形成一傳輸閘。並且，第三電晶體連接於一讀取位元線、一讀取字元線以及第一反向器之第一輸入節點，形成一讀取埠電晶體，使記憶體單元具有一讀取埠。其中，讀取埠電晶體具有非對稱性臨界電壓之特性，可降低箝制電流(clamping current)來延展讀取位元線擺幅(to expanded read bit line swing)，亦可利用昇壓讀取位元線(boosted read bit line)方式來延展讀取位元線擺幅。
    公开号:TW201317990A
    申请号:TW100141583
    申请日:2011-11-15
    公开日:2013-05-01
    发明作者:Meng-Fan Chang；Lai-Fu Chen；Jui-Jen Wu；Hiroyuki Yamauchi
    申请人:Nat Univ Tsing Hua；
    IPC主号:G11C11-00
    专利说明:
    靜態隨機存取記憶體單元
    本發明是有關於一種半導體記憶體單元，特別是有關於一種採用七顆電晶體相互耦合而形成記憶單元之靜態隨機存取記憶體單元（Static Random Access Memory Cell, SRAM Cell）。
    目前，由於靜態存取記憶體（Static Random Access Memory, SRAM）具有存取快速以及功耗低的優點，而廣泛應用於筆記型電腦、行動裝置或遊戲機等電子產品之中。
    其中，一種習知之靜態存取記憶體單元即為六電晶體（Six-Transistor, 6T）的架構，顧名思義，其係由六個金屬氧化物半導體場效電晶體（Metal Oxide Semiconductor Field Effect Transistor, MOSFET），簡稱金氧半電晶體，相互耦合接連而成。請參閱第1圖，其係為習知之六電晶體靜態隨機存取記憶體單元之示意圖。如圖所示，六電晶體靜態隨機存取記憶體單元（6T-SRAM Cell）1係包括一第一反向器11、一第二反向器12、一第一電晶體13以及一第二電晶體14。第一反向器11與第二反向器12分別各由一P型金氧半電晶體（P-MOS）跨接耦合一N型金氧半電晶體（N-MOS）而形成。並且，第一反向器11的第一輸入節點111耦接至第二反向器12的第二輸出節點122，且第一反向器11的第一輸出節點112則耦接至第二反向器12的第二輸入節點121，以形成一閂鎖電路（Latch Circuit）。閂鎖電路耦接於電源和地之間，而第一輸出節點112與第二輸出節點122即分別為記憶體單元的兩儲存節點（Storage Node）。
    第一電晶體13之閘極（Gate）與第二電晶體14之閘極共同耦接至一字元線（Word Line）100。且第一電晶體13之汲極（Drain）與第二電晶體14之汲極更分別耦接至第一輸出節點112與第二輸出節點122。第一電晶體13之源極（Source）與第二電晶體14之源極更分別耦接至一對互補的位元線（Bit Line）101及102。當字元線100轉換至記憶體單元的高電壓準位時，第一電晶體13與第二電晶體14將導通，形成一傳輸閘，以控制記憶體單元中的記憶資料讀出或寫入，使允許互補的位元線對101及102可分別對儲存節點進行存取。而當字元線100轉換至記憶體單元的低電壓準位時，第一電晶體13與第二電晶體14將截止，互補的位元線對101及102與儲存節點之間將形同斷路，而無法進行記憶資料的存取。
    因此，習知之六電晶體靜態隨機存取記憶體單元係以一條相同的字元線分別進行讀取與寫入資料的動作，而於記憶體單元進行存取時，將使鄰近未被選取之記憶體單元中的傳輸閘些微地開啟，除了有漏電流之外，嚴重時將使鄰近未被選取之記憶體單元內的資料翻轉，即半選取干擾（Helf-selected Disturb）。另外，進行讀取的過程中，由於記憶體單元的傳輸閘的開啟，容易使記憶體單元內的資料電壓（Data Voltage）些微上升或下降，嚴重時將使記憶體單元內的資料翻轉，即讀取干擾（Read Disturb）。
    因此，為解決上述問題，習知技術更提出一種八電晶體靜態存取記憶體單元（8T-SRAM Cell），係將六電晶體串聯二電晶體，並增加另一條讀取字元線及一對互補的讀取位元線而形成。藉由串聯的兩個電晶體，使記憶體單元的讀取和寫入動作分別由不同的字元線及位元線進行，以消除記憶體單元於讀取時的讀取干擾，及對鄰近記憶體單元的半選取干擾。
    然而，由於八電晶體靜態存取記憶體單元係藉由額外增加的兩顆傳輸閘（Pass Gate）、一對互補的讀取位元線以及一條讀取字元線，以達到具有獨立讀取埠與寫入埠的功能，使得八電晶體靜態存取記憶體單元的積體電路設計複雜度提升、單元面積增加，且功耗增加。另外，其讀取位元線的擺幅容易因為其他記憶體單元之資料而有所箝制，使之具有較低的感測邊際（Sensing Margin）、較低的讀取穩定度（Read Stability）、較高的操作電壓及較高的功率消耗。
    有鑑於上述習知技藝之問題，本發明之其中一目的就是在提供一種靜態隨機存取記憶體單元，其係藉由七顆電晶體的相互耦合，使記憶體單元可具有獨立讀取埠與寫入埠，並可消除六電晶體靜態隨機存取記憶體於讀取記憶資料時所存在的讀取干擾，及對鄰近的記憶體單元之半選取干擾。另外，讀取埠的非對稱性臨界電壓特性可增加讀取位元線的擺幅（read bit line swing）及提升讀取位元線的電壓（Boosted Read Bit Line）來增加讀取時的感測邊限（Sensing Margin）及讀取穩定度（Read Stability）。
    靜態隨機存取記憶體單元包含一第一反向器、一第二反向器、一第一電晶體、一第二電晶體以及一第三電晶體。第一反向器包含一第一輸入節點以及一第一輸出節點，而第二反向器則包含一第二輸入節點以及一第二輸出節點，且第二輸入節點連接第一輸出節點，第二輸出節點連接第一輸入節點。第一電晶體連接於一寫入字元線、一寫入位元線以及第一輸出節點，第二電晶體連接於一寫入互補位元線、寫入字元線以及第二輸出節點，而第三電晶體則連接於一讀取位元線、一讀取字元線以及第一輸入節點。其中，第三電晶體具有非對稱性臨界電壓之特性，以延展讀取位元線擺幅(to expanded read bit line swing)，亦利用一昇壓讀取位元線(boosted read bit line)方式來延展該讀取位元線擺幅。
    其中，第一電晶體之閘極連接寫入字元線，汲極連接第一輸出節點，而源極則連接寫入位元線。第二電晶體之閘極連接寫入字元線，汲極連接第二輸出節點，而源極則連接寫入互補位元線。第三電晶體之閘極連接第一輸入節點，汲極連接讀取字元線，而源極則連接讀取位元線。
    其中，第三電晶體可經由晶片製程方法使其具有非對稱性臨界電壓之特性，以延展讀取位元線擺幅。第三電晶體經由後晶片製程方法而具有非對稱性臨界電壓之特性，以延展讀取位元線擺幅，其係藉由於閘極上施加大於零伏特之一第一電壓、於汲極上施加大於第一電壓之一第二電壓、於源極上施加等於或小於零伏特之一第三電壓，以及於第三電晶體之基體上施加小於第三電壓之一第四電壓，以形成一非對稱臨界電壓電晶體。
    根據本發明之另一目的，提出一種靜態隨機存取記憶體單元包含一閂鎖單元、一寫入字元線以及一讀取字元線。閂鎖單元包含一第一輸出節點以及一第二輸出節點。寫入字元線藉由一第一電晶體連接至第一輸出節點以及一寫入位元線，且藉由一第二電晶體連接至第二輸出節點以及一寫入互補位元線。讀取字元線藉由一第三電晶體連接至閂鎖單元之一第一輸入節點以及一讀取位元線，以形成一讀取埠。其中，第三電晶體具有非對稱性臨界電壓之特性，以延展讀取位元線擺幅(to expanded read bit line swing)；亦利用昇壓讀取位元線(boosted read bit line)方式來延展讀取位元線擺幅。
    其中，第一電晶體之閘極連接寫入字元線，汲極連接第一輸出節點，而源極則連接寫入位元線，以形成一傳輸閘。
    其中，第二電晶體之閘極連接寫入字元線，汲極連接第二輸出節點，而源極則連接寫入互補位元線，以形成一傳輸閘。
    其中，第三電晶體之閘極連接第一輸入節點，汲極連接讀取字元線，而源極則連接讀取位元線。且第三電晶體可經由晶片製程或後晶片製程方法而具有非對稱性臨界電壓之特性。後晶片製程方法包含下列步驟：於閘極上施加大於零伏特之一第一電壓、於汲極上施加大於第一電壓之一第二電壓、於源極上施加等於或小於零伏特之一第三電壓，以及於第三電晶體之基體上施加一小於第三電壓之第四電壓，以形成一非對稱臨界電壓電晶體。
    承上所述，依本發明之靜態隨機存取記憶體單元，其可具有一或多個下述優點：
    （1）此靜態隨機存取記憶體單元可藉由第三電晶體形成一讀取埠電晶體，而使記憶體單元具有一讀取埠，並使記憶體單元的讀取與寫入可分別獨立進行，藉此可消除靜態隨機存取記憶體單元於讀取時對資料電壓的讀取干擾，及鄰近記憶體單元之半選取干擾，而提升讀取的準確率及成功率。
    （2）此靜態隨機存取記憶體單元可藉由七顆電晶體的耦合連接而形成一可獨立存取的記憶體單元，藉此，相較於習知之八電晶體靜態隨機存取記憶體單元，可降低靜態隨機存取記憶體單元的積體電路設計複雜度及縮小記憶體單元的面積。
    （3）此靜態隨機存取記憶體單元可藉由第三電晶體形成一讀取埠電晶體，並可經由晶片製程或後晶片製程使讀取埠電晶體具有非對稱臨界電壓特性，可增加讀取位元線的擺幅（Read Bit Line Swing）來增加讀取時的感測邊限（Sensing Margin）及讀取穩定度（Read Stability）。
    （4）此靜態隨機存取記憶體單元可藉由第三電晶體形成一讀取埠電晶體，可經由提升讀取位元線的電壓（Boosted Read Bit Line）來增加讀取時的感測邊限（Sensing Margin）及讀取穩定度（Read Stability）。
    以下將參照相關圖式，說明依本發明之靜態隨機存取記憶體單元之實施例，為使便於理解，下述實施例中之相同元件係以相同之符號標示來說明。
    請參閱第2圖，其係為本發明之靜態隨機存取記憶體單元之第一實施例之示意圖。如圖所示，本發明之七電晶體靜態隨機存取記憶體單元2包含一第一反向器21、一第二反向器22、一第一電晶體23、一第二電晶體24以及一第三電晶體25。第一反向器21可包含一第一輸入節點211以及一第一輸出節點212，而第二反向器22則包含一第二輸入節點221以及一第二輸出節點222。且第一反向器21與第二反向器22可跨接耦合，亦即將一輸出節點212耦接第二輸入節點221，第二輸出節點222耦接第一輸入節點211，形成一閂鎖迴路，以儲存記憶資料。
    並且，第一電晶體23之閘極可耦接至一寫入字元線200，汲極可耦接至第一輸出節點212，而源極則可耦接至一寫入位元線2001。第二電晶體24之閘極可與第一電晶體23之閘極相同，耦接至寫入字元線200，而汲極則耦接至第二輸出節點222，源極可耦接至與寫入位元線2001相互互補之一寫入互補位元線2002。第三電晶體25之閘極可耦接至第一輸入節點211，汲極可耦接至一讀取字元線201，而源極則可耦接至一讀取位元線2011。且藉由第三電晶體25與讀取字元線201及讀取位元線2011的耦接，以形成一讀取埠電晶體，並使七電晶體靜態隨機存取記憶體單元2具有一讀取埠。藉此，七電晶體靜態隨機存取記憶體單元2在存取時可不必共用字元線，而獨立進行記憶資料的讀取與寫入。
    當七電晶體靜態隨機存取記憶體單元2於保持模式（Hold Mode）中時，將預先充電所有位元線，諸如寫入位元線2001、寫入互補位元線2002及讀取位元線2011，使其保持在高電壓準位，例如操作電壓，使其高於寫入字元線200的低電壓準位，例如接地或零伏特電壓，並保持讀取字元線201於高電壓準位，例如操作電壓。並且，當七電晶體靜態隨機存取記憶體單元2於讀取模式（Read Mode）時，將釋放讀取字元線201上的電壓至低電壓準位，例如接地或零伏特電壓。藉此，可增加記憶體單元讀取時的穩定度，並減少讀取錯誤或失敗的可能性。
    另外，第一反向器21更可藉由一第四電晶體26以及一第五電晶體27的耦合連接而形成。可將第四電晶體26之閘極耦接至第五電晶體27之閘極，將第四電晶體26之汲極與第五電晶體27之汲極相互耦接，且分別將第四電晶體26之源極與第五電晶體27之源極耦接至電源與地。同樣地，第二反向器22更可藉由一第六電晶體28以及一第七電晶體29的耦合連接而形成。其可將第六電晶體28之閘極耦接至第七電晶體29之閘極，將第六電晶體28之汲極與第七電晶體29之汲極相互耦接，並將第六電晶體28之源極與第七電晶體29之源極分別耦接至電源與地。
    由上所述，可知本發明之靜態隨機存取記憶體單元可藉由七顆電晶體之耦合連接所構成。且各七顆電晶體可分別為P型金氧半電晶體或N型金氧半電晶體。例如，上述之第一電晶體23、第二電晶體24可為N型或P型金氧半電晶體，第三電晶體25可為N型金氧半電晶體或低臨界電壓（Low Threshold Voltage）N型金氧半電晶體。而第一反向器21所包含之第四電晶體26以及第五電晶體27則可分別為P型金氧半電晶體與N型金氧半電晶體。第二反向器22所包含之第六電晶體28以及第七電晶體29亦可分別為P型金氧半電晶體與N型金氧半電晶體。特別注意的是，在本發明所屬領域中具有通常知識者應當明瞭，前述七顆電晶體之電路元件可為P型金氧半電晶體或N型金氧半電晶體，僅為應用於本發明之靜態隨機存取記憶體單元之一較佳實施例的舉例而非限制，在此先行敘明。同時，具通常知識者應當明瞭，在不脫離本發明之精神與範疇內，應用於本發明之靜態隨機存取記憶體單元之七顆電晶體電路元件更可為雙極性電晶體（Bipolar Transistor）或是雙極性電晶體與場效電晶體（Field-Effect Transistor）之組合來取代。
    請參閱第3圖，其係為本發明之靜態隨機存取記憶體單元之第二實施例之示意圖。如圖所示，本發明之七電晶體靜態隨機存取記憶體單元3包含一閂鎖單元31、一寫入字元線300以及一讀取字元線301，以形成一可獨立存取之靜態隨機存取記憶體單元。閂鎖單元31可包含一第一輸出節點311以及一第二輸出節點312。第一輸出節點311以及第二輸出節點312即可為七電晶體靜態隨機存取記憶體單元3之記憶資料的存取節點。寫入字元線300可藉由一第一電晶體32連接至第一輸出節點311以及一寫入位元線3001，同時，可藉由一第二電晶體33連接至第二輸出節點312以及一寫入互補位元線3002。另外，讀取字元線301可藉由一第三電晶體34連接至閂鎖單元31之一第一輸入節點313以及一讀取位元線3011，形成一讀取埠電晶體，使七電晶體靜態隨機存取記憶體單元3可具有一讀取埠。
    並且，第一電晶體32之閘極可耦接至寫入字元線300，汲極耦接至第一輸出節點311，而源極則可耦接至寫入位元線3001。第二電晶體33之閘極亦耦接至寫入字元線300，汲極耦接至第二輸出節點312，而源極則可耦接至寫入互補位元線3002，形成存取電晶體（Access Transistor）以作為傳輸記憶資料的傳輸閘。而第三電晶體34之閘極耦接第一輸入節點313，汲極可耦接至讀取字元線301，而源極則可耦接至讀取位元線3011。藉由邏輯擺動的讀取字元線301控制第三電晶體34的導通與截止，以形成記憶體單元的讀取埠，進行記憶體單元的記憶資料讀取。
    另外，閂鎖單元31更可包括兩個相同並跨接耦合的反向器，且各反向器可分別由一P型金氧半電晶體耦合連接一N型金氧半電晶體而形成。且上述之第一電晶體32、第二電晶體33及第三電晶體34則可皆以N型金氧半電晶體作為電路元件。因此，可知本發明之靜態隨機存取記憶體單元可藉由七顆電晶體之耦合連接所構成。順帶一提的是，具通常知識者應當明瞭，本實施例之七電晶體靜態隨機存取記憶體單元3可採用P型金氧半電晶體或N型金氧半電晶體作為七顆電晶體的電路元件，係僅為本發明之靜態隨機存取記憶體單元之一實施態樣的舉例，而非限制。
    於本實例中，第三電晶體34更可經由晶片製程或後晶片製程方法進行臨界電壓的調整，而使其具有非對稱性臨界電壓之特性，形成為一非對稱臨界電壓電晶體（Asymmetric Threshold Voltage FET）。後晶片製程方法即藉由耦接至第一輸入節點313的第三電晶體之閘極340上施加大於零伏特之一第一電壓3401，於耦接至讀取位元線3011的第三電晶體之汲極341上施加大於第一電壓之一第二電壓3411，而於耦接至讀取字元線301的第三電晶體之源極342上施加等於或小於零伏特之一第三電壓3421，以及於第三電晶體之基體343上施加小於第三電壓之一第四電壓3431。藉此，當第三電晶體34為N型金氧半電晶體元件時，則源極端342的負電子將朝往閘極端340以及汲極端341的方向聚集累積。且存在於源極342與汲極341間的正電荷則會離開此通道，而朝往基體343下方聚積。因此，第三電晶體之源極端342相對於第三電晶體之汲極端341的臨界電壓可略大於汲極端相對於源極端342的臨界電壓。
    承上所述，請一併參閱第4圖，其係為本發明之靜態隨機存取記憶體之示意圖。如圖所示，本發明之七電晶體靜態隨機存取記憶體可包含複數個七電晶體靜態隨機存取記憶體單元4，換言之，七電晶體靜態隨機存取記憶體具有複數個記憶體單元、複數條寫入字元線400、複數條寫入位元線4001、複數條寫入互補位元線4002、複數條讀取字元線401及複數條讀取位元線4011。假設在同一條寫入位元線4001上設置有N個記憶體單元，則相對地，寫入字元線400與讀取字元線401亦分別具有N條。
    在N個七電晶體靜態隨機存取記憶體單元4之中，當第I個記憶體單元41被選取以進行記憶資料的讀取時，第I條讀取字元線411將為低電壓準位，例如接地或為零伏特，而對應第I個記憶體單元41之讀取位元線4011為高電壓準位，例如操作電壓。且第I個記憶體單元41之讀取埠電晶體導通，亦即第I個記憶體單元41之第三電晶體的閘極為高電壓準位。此時，將有一讀取電流（Read Current）42由對應第I個記憶體單元41之讀取位元線4011流向第I條讀取字元線411，且讀取位元線4011的電壓準位將下降。另一方面，在進行記憶資料讀取前，其餘未被選取之各記憶體單元的讀取字元線401將為高電壓準位，且第三電晶體的閘極亦為高電壓準位，即其他未被選取各記憶體單元的讀取埠電晶體皆操作於截止區（Cutoff Region）。在進行記憶資料取過程中，當上述對應第I個記憶體單元41之讀取位元線4011的電壓準位下降時，各未被選取之讀取埠電晶體將被些微地導通（Weakly Turn-On），而產生一箝制電流（Clamping Current）43，且箝制電流43將由各未被選取之讀取字元線401流向讀取位元線4011，使限制讀取位元線4011的電壓振幅大小，造成讀取錯誤或失敗。
    於本實例中，因本發明之七電晶體靜態隨機存取記憶體單元4之讀取埠電晶體，即第三電晶體可具有非對稱臨界電壓的特性，因此可減弱箝制電流43對於讀取位元線4011的電壓振幅的限制，以提升資料讀取的準確率及成功率。另外，於各記憶單元進行資料讀取時，亦可藉由第三電晶體之非對稱臨界電壓的特性而預先提升讀取位元線4011的電壓（Boosted Read Bit Line），使可增加單端讀取時的感測邊限（Sensing Margin），進而提升讀取成功率及讀取速度。並且，具通常知識者應當明瞭，本發明之七電晶體靜態隨機存取記憶體單元4可透過後晶片製程方法以調整第三電晶體之汲極端與源極端的臨界電壓，使第三電晶體可具有非對稱臨界電壓特性以補償箝制電流，其係僅為本發明之靜態隨機存取記憶體單元之一實施態樣的舉例，而非限制。
    綜上所述，本發明之靜態隨機存取記憶體單元可以六電晶體靜態隨機存取記憶體單元的電路架構作為基礎後，再加以串聯一顆電晶體，使形成一可獨立存取之靜態隨機存取記憶體單元。另外，藉由具有非對稱臨界電壓特性的電晶體作為讀取埠，可透過電晶體中不對稱的臨界電壓來補償箝位電流，以提升資料讀取時的準確性及讀取速度。
    藉此，在與八電晶體靜態隨機存取記憶體單元相較之下，本發明之靜態隨機存取記憶體單元可具有較小的單元面積、較大的讀取位元線擺幅（read bit line swing）、較大的感測邊際（Sensing Margin）、較好的讀取穩定度感測邊際（Sensing Margin）、較低的操作電壓及較低的功率消耗。
    以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。
    1．．．六電晶體靜態隨機存取記憶體單元
    2、3、4．．．七電晶體靜態隨機存取記憶體單元
    11、21．．．第一反向器
    111、211、313．．．第一輸入節點
    112、212、311．．．第一輸出節點
    12、22．．．第二反向器
    121、221．．．第二輸入節點
    122、222、312．．．第二輸出節點
    13、23、32．．．第一電晶體
    14、24、33．．．第二電晶體
    100．．．字元線
    101．．．位元線
    102．．．互補位元線
    25、34．．．第三電晶體
    26．．．第四電晶體
    27．．．第五電晶體
    28．．．第六電晶體
    29．．．第七電晶體
    200、300、400．．．寫入字元線
    2001、3001、4001．．．寫入位元線
    2002、3002、4002．．．寫入互補位元線
    201、301、401．．．讀取字元線
    2011、3011、4011．．．讀取位元線
    31．．．閂鎖單元
    340．．．第三電晶體的閘極
    3401．．．第一電壓
    341．．．第三電晶體的汲極
    3411．．．第二電壓
    342．．．第三電晶體的源極
    3421．．．第三電壓
    343．．．第三電晶體的基體
    3431．．．第三電壓
    41．．．第I個記憶體單元
    411．．．第I條讀取字元線
    42．．．讀取電流
    以及
    43．．．箝制電流
    第1圖　 係為習知之六電晶體靜態隨機存取記憶體單元之示意圖；第2圖　 係為本發明之靜態隨機存取記憶體單元之第一實施例之示意圖；第3圖　 係為本發明之靜態隨機存取記憶體單元之第二實施例之示意圖；以及第4圖　 係為本發明之靜態隨機存取記憶體之示意圖。
    2．．．七電晶體靜態隨機存取記憶體單元
    21．．．第一反向器
    211．．．第一輸入節點
    212．．．第一輸出節點
    22．．．第二反向器
    221．．．第二輸入節點
    222．．．第二輸出節點
    23．．．第一電晶體
    24．．．第二電晶體
    25．．．第三電晶體
    26．．．第四電晶體
    27．．．第五電晶體
    28．．．第六電晶體
    29．．．第七電晶體
    200．．．寫入字元線
    2001．．．寫入位元線
    2002．．．寫入互補位元線
    201．．．讀取字元線
    以及
    2011．．．讀取位元線
    权利要求:
    Claims (20)
    [1] 一種靜態隨機存取記憶體單元，其包含：一第一反向器，係包含一第一輸入節點以及一第一輸出節點；一第二反向器，係包含一第二輸入節點以及一第二輸出節點，且該第二輸入節點連接該第一輸出節點，該第二輸出節點連接該第一輸入節點；一第一電晶體，係連接於一寫入字元線、一寫入位元線以及該第一輸出節點；一第二電晶體，係連接於一寫入互補位元線、該寫入字元線以及該第二輸出節點；以及一第三電晶體，係連接於一讀取位元線、一讀取字元線以及該第一輸入節點；其中，該第三電晶體具有一非對稱性臨界電壓之特性，以延展一讀取位元線擺幅(to expanded read bit line swing)；其中，利用一昇壓讀取位元線(boosted read bit line)方式來延展該讀取位元線擺幅。
    [2] 如申請專利範圍第1項所述之靜態隨機存取記憶體單元，其中該第一電晶體之閘極連接該寫入字元線，該第一電晶體之汲極連接該第一輸出節點，以及該第一電晶體之源極連接該寫入位元線。
    [3] 如申請專利範圍第1項所述之靜態隨機存取記憶體單元，其中該第二電晶體之閘極連接該寫入字元線，該第二電晶體之汲極連接該第二輸出節點，以及該第二電晶體之源極連接該寫入互補位元線。
    [4] 如申請專利範圍第1項所述之靜態隨機存取記憶體單元，其中該第三電晶體之閘極連接該第一輸入節點，該第三電晶體之汲極連接該讀取字元線，以及該第三電晶體之源極連接該讀取位元線。
    [5] 如申請專利範圍第4項所述之靜態隨機存取記憶體單元，其中該第三電晶體經由一晶片製程方法而具有該非對稱性臨界電壓之特性，以延展該讀取位元線擺幅。
    [6] 如申請專利範圍第4項所述之靜態隨機存取記憶體單元，其中該第三電晶體經由一後晶片製程方法而具有該非對稱性臨界電壓之特性，以延展該讀取位元線擺幅，其係藉由於該閘極上施加大於零伏特之一第一電壓、於該汲極上施加大於該第一電壓之一第二電壓、於該源極上施加等於或小於零伏特之一第三電壓，以及於該第三電晶體之基體上施加小於該第三電壓之一第四電壓，以形成一非對稱臨界電壓電晶體。
    [7] 如申請專利範圍第4項所述之靜態隨機存取記憶體單元，其中該第三電晶體之源極所連接之該讀取位元線，可藉由該昇壓讀取位元線(boosted read bit line)方式來延展該讀取位元線擺幅。
    [8] 如申請專利範圍第4項所述之靜態隨機存取記憶體單元，其中該第三電晶體具有該非對稱性臨界電壓之特性且利用該昇壓讀取位元線(boosted read bit line)方式來延展該讀取位元線擺幅。
    [9] 如申請專利範圍第1項所述之靜態隨機存取記憶體單元，其中該第一反向器更包括一第四電晶體以及一第五電晶體。
    [10] 如申請專利範圍第1項所述之靜態隨機存取記憶體單元，其中該第二反向器更包括一第六電晶體以及一第七電晶體。
    [11] 一種靜態隨機存取記憶體單元，其包含：一閂鎖單元，係包含一第一輸出節點以及一第二輸出節點；一寫入字元線，係藉由一第一電晶體連接至該第一輸出節點以及一寫入位元線，且藉由一第二電晶體連接至該第二輸出節點以及一寫入互補位元線；以及一讀取字元線，係藉由一第三電晶體連接至該閂鎖單元之一第一輸入節點以及一讀取位元線，以形成一讀取埠；其中，該第三電晶體具有一非對稱性臨界電壓之特性，以延展一讀取位元線擺幅(to expanded read bit line swing)；其中，利用一昇壓讀取位元線(boosted read bit line)方式來延展該讀取位元線擺幅。
    [12] 如申請專利範圍第11項所述之靜態隨機存取記憶體單元，其中該第一電晶體之閘極連接該寫入字元線，該第一電晶體之汲極連接該第一輸出節點，以及該第一電晶體之源極連接該寫入位元線，以形成一傳輸閘。
    [13] 如申請專利範圍第11項所述之靜態隨機存取記憶體單元，其中該第二電晶體之閘極連接該寫入字元線，該第二電晶體之汲極連接該第二輸出節點，以及該第二電晶體之源極連接該寫入互補位元線，以形成一傳輸閘。
    [14] 如申請專利範圍第11項所述之靜態隨機存取記憶體單元，其中該第三電晶體之閘極連接該第一輸入節點，該第三電晶體之汲極連接該讀取字元線，以及該第三電晶體之源極連接該讀取位元線。
    [15] 如申請專利範圍第14項所述之靜態隨機存取記憶體單元，其中該第三電晶體經由一晶片製程方法而具有該非對稱性臨界電壓之特性。
    [16] 如申請專利範圍第14項所述之靜態隨機存取記憶體單元，其中該第三電晶體經由一後晶片製程方法而具有該非對稱性臨界電壓之特性，以延展該讀取位元線擺幅，且該後晶片製程方法包含下列步驟：於該閘極上施加大於零伏特之一第一電壓、於該汲極上施加大於該第一電壓之一第二電壓、於該源極上施加等於或小於零伏特之一第三電壓；以及於該第三電晶體之基體上施加小於該第三電壓之一第四電壓，以形成一非對稱臨界電壓電晶體。
    [17] 如申請專利範圍第14項所述之靜態隨機存取記憶體單元，其中該第三電晶體具有該非對稱性臨界電壓之特性且利用該昇壓讀取位元線(boosted read bit line)方式來延展該讀取位元線擺幅。
    [18] 如申請專利範圍第11項所述之靜態隨機存取記憶體單元，其中該閂鎖單元更包括一第一反向器以及一第二反向器。
    [19] 如申請專利範圍第18項所述之靜態隨機存取記憶體單元，其中該第一反向器更包括一第四電晶體以及一第五電晶體。
    [20] 如申請專利範圍第18項所述之靜態隨機存取記憶體單元，其中該第二反向器更包括一第六電晶體以及一第七電晶體。
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    同族专利:
    公开号 | 公开日
    US8462540B2|2013-06-11|
    US20130107609A1|2013-05-02|
    TWI479488B|2015-04-01|
    引用文献:
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